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公司新闻:
- AXI4实战—AXI4-RAM - 知乎
关于AXI的端口，无非就是5个通道，其基础可以参考LogicJitterGibbs大佬的文章 将产生的IP例化到顶层文件下。 下面简单介绍下AXI的5个通道，方便后面写testbeach。
- 深入 AXI4总线 （四）：RAM 读取实战_axi bready信号作用 . . .
AXI Block RAM (BRAM) 控制器是一个软件IP核，专为与XilinxVivado设计套件一起使用而设计。 该IP核被设计为 AXI 端点从设备IP，用于与 AXI 互联和系统主设备集成，以便与本地块 RAM 进行通信。
- 深入 AXI4总线 （四）：RAM 读取实战 - 极术社区 - 连接 . . .
作为从机有两种选项，Memory Slave 作为存储介质，使用完整的 AXI 总线；Peripheral Slave 不是很熟悉，在该模式下不支持突发传输。 在 Memory Type 中，如果使用 AXI 总线，则只能选择单口RAM。
- GitHub - zhichaolin axi-ram: My project aims to test a axi-ram module . . .
Verifying a simple ram module using AXI Master Slave UVM method Project aims to test ram module using UVM method The Ram module is used to perform simple write read operations to specific addresses We run it using the AXI protocol We generate the input from the sequencer Then we drive our memory module through the driver module
- [SRAM] 使用STM32H7的AXI SRAM，SRAM1到SRAM4对应 . . .
新版的ThreadX GUIX模板准备使用512KB的AXI SARM做主RAM，主要考虑到这个空间比较大，可以放开的玩。 硬汉大哥，H7上跑ThreadX，可以试试它的Module，开启MPU，玩玩！ 动态加载必搞项，先把GUIX搞起来。 硬汉大哥，H7上跑ThreadX，可以试试它的Module，开启MPU，玩玩！ 老铁玩起来了？ 代码不规范，亲人两行泪！ 实际测试发现，H7工程中，在main函数起始处只要打开cache，即使不配置MPU（即not cacheable）整个程序运行速度就有明显提升，这个就是你说的最低性能吗？ 这种设置和不开cache有什么区别呢？ 实测发现只开cache不配置MPU，执行速度就能大大提升，这个怎么解释？
- 基于Xilinx FPGA的AXI Direct Memory Access (Scatter . . .
根据对AXI Memory Map总线协议的分析，发起单次数据传输需要先发送地址信息和突发传输长度，然后等待总线响应，握手成功后返回读取到的数据。
- 【AXI4 verilog】手把手带你撸AXI代码（四、AXI4接口的RAM . . .
本文提供了一个原创的AXI4接口双口SRAM设计，支持最大30笔outstanding读写，数据位宽32bit，深度256。 设计包括AXI2DPRAM、双口RAM和同步FIFO，支持INCR burst方式及1~16的burst长度。 通过仿真测试验证了设计的正确性，并提供了自动数据比对的仿真代码。 摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 > 1、本代码为原创设计，仅供学习使用。 2、从这篇开始，这个专栏将正式进入到 RTL 设计阶段。 3、这篇文章过后还会有 AXI-lite， Xilinx AXI主机等代码的分析，供大家学习参考。 该设计为一个AXI4接口的双口SRAM，支持读写最大outstanding数为30。
- 第25章 STM32H7的TCM，SRAM等五块内存基础知识 - 博客园
本章教程为大家介绍STM32H7带的ITCM，DTCM，AXI SRAM，SRAM1，SRAM2，SRAM3，SRAM4和备份SRAM的基础知识。 TCM : Tightly-Coupled Memory 紧密耦合内存 。 ITCM用于指令，DTCM用于数据，特点是跟内核速度一样，而片上RAM的速度基本都达不到这个速度。 特别注意本章25 5小节里面各块RAM的DMA操作问题。 这个知识点在前面章节做过介绍，本章再次梳理下这个知识点。 这个图可以方便识别总线所外挂的外设，共分为三个域：D1 Domain，D2 Domain和D3 Domain。 这两个是直连CPU的。 D1域中的各个外设是挂在64位AXI总线组成6*7的矩阵上。
- E203-挂载AXI4接口的RAM - 知乎
首先需要一个AXI4接口的RAM，笔者目前还不能自己设计AXI4接口的RAM，所以使用了Xilinx的IP核。 2 接口类型选择AXI4，当选择AXI4时，内存类型只有simple dual port ram 3 AXI Type选择AXI4 Lite，蜂鸟中提供ICB转AXI4 Lite的控制模块 4 默认Enable Safety Circuit是选中的，必须去掉该选项，选中load init file（笔者没有截图出来），可以使用自己的数据初始化RAM，其他默认即可点击Ok即可生成AXI4 Lite接口的RAM 5 将下面代码添加到e203_subsys_mems v中，同时注释到原来实例化的sirv_expl_axi_slv模块，此时即添加成功
- 如何使用axi从ram - zynq入门系列（1）AXI - 赛派号
首先就是定义我们需要的模块，我们自定义模块例化的接口给引到上层模块去，然后中间有一大陀，具体原理参考axi协议的内容，在这里我只说明用法以及我们需要关注的东西。
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